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      DDR3/4都還沒玩夠,DDR5已經來啦

      來源:一博自媒體 時間:2021-8-9 類別:微信自媒體

      公眾號:高速先生
      作者:黃剛

      “我們的DDR3運行得很穩定!”,“我們的DDR4系統的運行速率和帶寬都足夠了!”當大家還在沉浸在DDR3和DDR4給你們帶來的穩定和高帶寬高速率的時候,高速先生悄悄的告訴大家,DDR5已經來啦?。?!
       
      高速先生在研討會或者和客戶培訓的時候,每當講到DDR的文檔,都會把這張DDR的發展歷程圖拿出來介紹,給大家講述DDR技術的發展進程。

      從這張圖上可以看到,DDR的發展基本上是在新世紀開始的,然后每隔5年左右就會更新一代,所以高速先生在這幾年DDR4的設計和仿真做得如火如荼的時候,也開始慢慢關注DDR5啥時候正式release。一度高速先生還以為可能已經到達了技術的瓶頸,可能需要很長的時間才能出來。就當我們都對DDR5不報希望的時候,結果它就悄悄的來了。從2017年就已經傳出消息說JEDEC就宣稱將在2018年完成DDR5內存的最終標準,而我們熟知的幾家顆粒廠商也同時在研發DDR5的產品,但是最終的標準直到2020年下半年才正式登場!
       
      好,那我們趕緊開始說點關于DDR5的干貨吧。首先我們有一張表格可以基本總結了DDR4到DDR5有哪些重要的更新。
      高速先生大概看了下,從大的方面來看主要就是容量和速率的更新,伴隨著電平的進一步降低,另外從內部來看,包括了突發長度,預存取的增加還有就是加入了檢驗和糾錯的ECC技術,會使得內存系統運行起來更具穩定性。而從我們SI的角度來看,最有用的幾點我們在下面單獨擰出來講。

      高速先生認為以下的4點是對PCB設計和信號質量有比較大的突破和改善:
      1, DQ信號增加了DFE均衡的功能,加入高速串行信號的技術,這樣的話在DQ速率不斷提升的情況下是非常有意義和作用的。這樣就使得有效的改善DQ信號在高速傳輸過程中的性能,具備把即將閉合的眼圖通過均衡重新打開的能力。

      2, 地址信號的ODT功能,之前我們在DDR3或者DDR4應用的時候,ODT功能只存在于DATA信號,因此我們能看到在設計上數據信號不需要額外加端接電阻,并且通過仿真也能看到ODT對data信號的幫助是非常大的?,F在DDR5把ODT的功能也應用到了地址控制信號里面去,這樣的話我們地址控制信號也不需要額外加端接電阻了,這對于PCB設計和信號質量預計也是會有很大的幫助,尤其是在1拖多顆粒應用的時候。

      3, 地址控制信號也有training的功能,這個會有部分朋友不是特別理解。DDR4的時候data信號有了training的功能后,同組信號的電平和時序都可以進行自動的對齊,一定程度上可以緩解我們PCB設計或者外界干擾帶來的時序和電平的偏移,并而這個時候我們的data信號就可以簡單的用眼圖的形式來判斷性能,而不需要像DDR3以前有建立保持時間的方法去判別,這樣的話對于我們仿真來說會更有效率。

      4, 根據一些功能的變化和調整減小了地址控制信號的引腳數,這個不用高速先生多說了,對于PCB工程師來說絕對是福音。

      綜合以上的一些重大改善,廠家們還給出了更為直觀的“宣傳廣告”,用數據來說明DDR5對整個內存總帶寬的巨大提升作用!
       
      說到引腳數,我們也可以看看DDR5顆粒的引腳情況哈,DDR5的引腳排布根據不同位寬分成了好幾種數量的封裝。分別有X4/X8的78pin和82pin,和X16的102pin和106pin。
      根據位寬和尋找方式的不同,一顆DDR5顆粒的容量變化跨度是非常大的,可以從最小的8Gb到最大的64Gb,這兩種容量的構成方式分別是下面這樣子的。

       
      好,本期的文章就先對DDR5做一些定量的一些概述,如果大家覺得這篇文章對于DDR5的介紹還不夠干貨的話,高速先生準備在下一期的文章放大招,給大家show一下DDR5的相關技術在真正仿真中對信號性能的改善哈,敬請期待哦!


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