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      用了更好的板材,沒想到DDR4卻……???

      來源:一博自媒體 時間:2021-7-12 類別:微信自媒體

      公眾號:高速先生
      作者:孫宜文

      今天的風兒甚是喧囂,深南大道上車水馬龍,科技園的某棟大廈內,攻城獅雷豹繼上次解決了阻抗測試問題后,又做了一個很有意思的項目,背景如下:

      某款CPU芯片的DDR4仿真。設計采用的是單面fly-by,一拖九顆粒設計。運行的數據速率為3200Mbps。

      手繪結構如下:

      看它的結構也是平平無奇,想必是個常規的CASE。
       
      雷豹按部就班,設置層疊,搭建模型,編輯碼型-----RUN,先抽取一根地址信號,直接觀察信號質量最差的DDR顆粒-U1的眼圖和波形:

      雖然U1的眼圖和波形看起來抖動很大,裕量很小,但距離判決標準的電平還是有一定距離??偠灾?,結果是PASS。

      作為一個仿真工程師,精益求精是我們一貫秉持的,怎么才能繼續優化信號質量?雷豹仔細檢查了PCB,考慮了些常規操作,沒有太多優化的空間,那果斷換成高速板材會不會有改善呢?
       
      Duang的一下,很快哦,就換成了M6g的板材,接著設置好層疊參數,控制好之前相同的阻抗,信號拓撲不變,開始第二輪仿真。

      繼續觀察U1的眼圖和波形。
       
       
      結果最差的點居然碰到了判決標準的電平???你不要過來!

      普通損耗的FR4板材信號質量滿足要求,換成低損耗的M6g板材卻出現了問題,

      雷豹撓著頭,陷入了沉思……
       
      結合學習的理論知識,雷豹對這兩種仿真環境進行了分析,稍微有些眉目。

      大致分析原因有以下兩點:

      第一點:芯片驅動能力太強

      仔細看了CPU的IBIS模型,驅動的上升時間很短,上升沿非常陡峭,用IBIS軟件查看地址線調用buffer的Rising Waveform可以看到下圖:
      選取最高電平的20%-80%,Middle模式下的上升時間僅大約56ps,按照以往的經驗DDR4信號上升時間大多是在100ps-200ps之間,像56ps這個值附近的還比較少,相比而言,這樣信號的上升沿變得陡峭了,也就是信號中有更多的高頻分量,在不匹配的通道中也會帶來更大的反射。整個拓撲拖的顆粒還比較多,這樣導致雖然通道匹配做的還算可以,但地址線的信號質量卻不是特別好。

      第二點:由于板材的更換,M6g相比較普通FR4而言,DF由0.02變成0.004 

      損耗值更小,對于反射的衰減程度也是減小了,導致一些反射的能量會比普通板材累積得更多,信號更差的點會加劇變差。仿真是需要把板材損耗這個因素考慮進去的,損耗可以衰減上升沿,衰減反射帶來的影響,所以說并不是換了更好的板材,DDR信號質量就更好了,不同的系統環境可能要去做詳細的仿真才能確定其信號質量。

      以上是地址線出現的問題,另外數據信號則不用過分考慮這個問題,本身是一拖一的結構,又有ODT(On-Die Termination),阻抗不匹配點少,拓撲相對地址穩定,原本跑出來的眼圖也有很大的裕量。


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